98年 - 98 中華電信股份有限公司_新進從業人員遴選：計算機結構#89144

科目：計算機結構 | 年份：98年 | 選擇題數：30 | 申論題數：5

試卷資訊

所屬科目：計算機結構

選擇題 (30)

1. 給定一函式(function)，分別用Java、C跟ARM組語撰寫，請比較程式碼的行數應為： (A)Java ＞ C ＞ ARM組語 (B)C ＞ Java ＞ ARM組語 (C)ARM組語＞ C ＞ Java (D)ARM組語＞ Java ＞ C

2. 控制危障 (control hazard)會發生在下列何種設計之中? (A)管線化設計(pipeline implementation) (B)單一時脈週期設計(single-cycle implementation) (C)自多重時脈週期設計(multi-cycle implementation) (D)多重時脈週期設計與管線化設計

3. 有一個Java的應用程式在電腦上要執行15秒，有一個新的Java編譯器所產生的程式碼只需原來程式碼的60%，但是CPI(clock per instructin)卻會是原來的1.1倍。請問用此新的編譯器程式後要執行幾秒? (A)8.2 (B)9.9 (C)27.5 (D)30

4. 下列敘述何者正確? (A)快取的區塊大小越小，記憶體的延遲越少 (B)快取的區塊大小越大，記憶體的延遲越少 (C)快取的區塊大小越小，記憶體的頻寬越大 (D)快取的區塊大小與記憶體的延遲無關

5. 假設有一個快取爲直接映射(direct mapped)，大小有16KB，一個區塊(block)有4個word，而一個word為4個byte所組成，假設位址空間為32位元，則此快取共有多少位元? (A)128K (B)160K (C)148K (D)147K

6. 請問多核心電腦的出現「主要」是為了解決： (A)效能 (B)功率 (C)指令層級平行度 (D)晶片面積

7. 在某個20階段的超管線(superpipeline)中，針對條件分支(conditional brance)指令我們必須插入四個氣泡(bubble)，而這些指令估了所有執行指令的15%。所有指令中大約有2%在存取資料記憶體會遇上快取失誤(miss)造成管線維持25個週期，請問此管線的有效CPI為何? (A)2.1 (B)1.1 (C)3.35 (D)1.7

8. 現代的CPU皆將第一層快取記憶體分為指令快取記憶體和資料快取記憶體，原因為何? (A)降低成本 (B)增加命中率(hit rate) (C)避免結構化危障(structural hazard ) (D)避免電腦中毒

9. 在管線處理中，常常運用許多技巧，其中前饋(bypassing)是為了解決： (A)減少可能的控制危障(control hazard)延遅 (B)減少可能的結構危障(structural hazard)延遲(C)減少可能的資料危障(data hazard)延遲 (D)減少可能的記憶體延遲

10. 請問下列迥圈是否可平行處理?為什麼? (A)是 (B)否，因為存在著資料危障 (C)否，因為存在著結構危障 (D)否，因為存在著控制危障

11. 下列何種方法無法減少快取記憶體的失誤率? (A)增加區塊大小 (B)使用多階層式架構 (C)固提高關聯度 (D)加大快取記憶體

12. 有關TLB(translation-lookaside buffer)的敘述，下列何者錯誤? (A)為一個硬體表格 (B)儲存部分的分頁表 (page table)資訊 (C)能改善快取記憶體(cache)的存取速度 (D)與快取記憶體(cache)相似，會有失誤(miss)的狀況發生

13. 下列有關虛擬記憶體的敘述，何者錯誤? (A)需要額外的記憶體空間來儲存分頁表 (B)使程式長度不受限於實體記憶體空間 (C)所有虛擬記憶體位址都必需轉換成實體位址後才能存取 (D)不需作業系統支援

14. 下列有關不同的定址模式的敘述，何者錯誤? (A)使用間接定址法需存取記憶體1次 (B)使用隱含型(implicit)定址法需搭配特定暫存器 (C)使用暫存器定址法不需要存取記憶體 (D)使用暫存器間接定址法需要額外的記憶體存取

15. 假設你想藉著100顆CPU來達到0倍的增速請問你原本的程式中最多只能有多少循序(sequential)部份? (A)1% (B)0.5% (C)0.2% (D)0.1%

16. 下列對於迥圈展開(loop unrolling)的敘述，何者正確? (A)能減少暫存器的使用量 (B)是一種硬體加速方式 (C)程式碼的長度會減少 (D)此技術會將迴圈主體(loop body)重覆數次，並且調整100p終止執行之條件

17. 迥圈展開(loop unrolling)技術是為了解決下列何者? (A)控制危障(control hazard) (B)結構危障(structural hazard) (C)資料危障(data hazard) (D)管線衝突(pipeline conflict)

18. 下列關於多層次快取的設計，何者敘述正確? (A)第一層快取較注重命中所需時間，而第二層快取較重視失誤率 (B)第一層快取較注重失誤率，而第二層快取較重視命中所需時間 (C)第一層快取的大小通常比第二層大 (D)多層次快取設計主要是為了提高管線深度(pipeline depth)

19. 下列TLB(Translation-Lookaside Buffer)、虛擬記億體系統，以及快取的事件組合，何者是不可能的? (A)TLB命中、分頁表命中、快取失誤 (B)TLB失誤、分頁表命中、快取失誤 (C)TLB失誤、分頁表失誤、快取失誤 (D)TLB命中、分頁表失誤、快取命中

20. 假設有一個共享記憶體處理器的主記憶體為20GB，另一個電腦是由五個電腦所構成的叢集電腦，每個電腦有4GB的記憶體空間，作業系統估了1GB。則使用者在共享記憶體處理器電腦和叢集電腦所能用的記憶空間各是多少? (A)20GB，20GB (B)19GB，19GB (C)9GB，20GB (D)19GB，15GB

21. 假設系統的記憶體有128M個字組。區塊長度為64個字組，並且快取由32K區塊構成。假設是2路集合關聯式快取對映機制，則標籤(tag)欄位會有多大? (A)5 (B)6 (C)7 (D)8

22. 下列對指令層級平行化(Instruction-Level Parallelism)的敘述，何者錯誤? (A)將迥圈展開是對指令層級平行化最常見的方式之一 (B)多核心處理器的主要目的就是為了找出更多的指令層級平行性 (C)指令重排序是一種指令層級平行化的方式之一 (D)分支預測(branch prediction)對指令層級平行化影響很大

23. 下列對於動態排程的敘述，何者錯誤? (A)動態排程主要是透過編譯器來重新安排指令以減少暫停的時間 (B)非依序執行(out of order execution)可能曾産生WAR(Write After Read)危障 (C)非依序執行(out of order execution)可能會産生WAW(Write After Write)危障 (D)動態排程可能會產生不精確例外(imprecise exception)

24. 一I/O系統配備有一部硬磁，此系統每秒接收到50個I/0請求。假設硬磁平均需要10ms來服務一個I/O請求，則此I/O的使用率為何? (A)0.5 (B)0.05 (C)0.2 (D)0.02

25. 一個五階的管線中：IF(Instruction fetch)、ID(Instruction decode and register file read)、EXE(Execution or address calculation)、MEM(Memory access)、WB(Write Back)，則 BTB(Branch Target Buffer)單元應該在哪一階段中? (A)IF (B)ID (C)EXE (D)WB

26. 下列的快取記憶體最佳化技術，何者是用來改善命中時間(hit time)? (A)追蹤式(trace)快取記憶體 (B)非阻隔式(non-blocking)快取記憶體 (C)管線化(pipelined)快取記億體 (D)合併寫入緩衝區

27. 完全關聯式(fully associative)快取不會産生下列何種失誤? (A)容量性(Capacity) (B)強迫性(Compulsory) (C)衝突性(Conflict) (D)冷開機(Cold-start)

28. 假定使用完全關聯式(fully associative)快取的電腦有216個字組的主記憶體，以及64個區塊的快取，每個快取區塊包含32個字組，請問主記憶體有多少區塊? (A)2¹⁰ (B)2¹¹ (C)2¹² (D)2¹³

29. 下列敘述何者正確? (A)較低CPI的處理器一定比較快 (B)時脈頻率越快的處理器一定比較快 (C)Amdahl定律不適用在平行計算機上 (D)RISC架構中指令格式的長度都是一樣的

30. 編譯器技術不能改善下列何者? (A)資料危障 (data hazard) (B)時脈頻率 (C)指令數目 (D)控制危障(control hazard)

申論題 (5)

(一)請針對該迴圈執行一次，如下圖顯示每個時脈週期內每道指令進行的階段：

(二)請問會在第幾個時脈週期抓BNZ的下一道指令？

(三)假設有一個靜態分支預測器，在ID階段就能確認是否為回頭(backward)的分支，請問會在第幾個時脈週期抓BNZ的下一道指令？

(四)假設有一個動態分支預測器，請問會在第幾個時脈週期抓BNZ的下一道指令？

題目二

有一個對稱式共用記憶體多處理器(symmetric shared-memorymultiprocessor)，假設字組x1和x2在同一個快取區塊(cache block)中。這個區塊同時存在於工作(proces)P1和工作P2的快取中，並處於共享狀態(share state)。假設有如下表的事件序列發生，請將毎一次失誤(miss)界定為真共用失誤(true sharing miss)、假共用失誤(false sharing miss)或是命中(hit)，並簡述理由。當區塊大小為一個字組時，所發生的任何失誤皆為真共用失誤(true sharing miss)。