40.在指令管線（Pipeline )中，每一個clock cycle有數個指令同時被執行，如果硬體不能滿足所有執行中指令的需求，以致下個指令無法在緊接的clock cycle被執行，此種管線危障稱為： (A)結構危障（Structural hazards ) (B)控制危障(Control hazards) (C)資料危障(Data hazards) (D)分支危障(Branch hazards)