試題詳解

試卷：114年 - 11500 儀表電子甲級工作項目 07：數位系統 1-50（2025/11/04 更新）#133282 | 科目：技檢◆儀表電子-甲級

試卷名稱：114年 - 11500 儀表電子甲級工作項目 07：數位系統 1-50（2025/11/04 更新）#133282

年份：114年

科目：技檢◆儀表電子-甲級

41. CPLD 和 FPGA 的特性下列何者是錯誤的？
(A)可用 VHDL 語言設計
(B)可用繪電路圖法設計
(C)可用波形法設計
(D)具有燒錄並列 EEPROM 的功能。

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B1 · 2025/11/12

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