試題詳解

試卷：114年 - 11700 數位電子甲級工作項目 06：數位系統設計 51-103（2025/12/12 更新）#134862 | 科目：技檢◆數位電子-甲級

試卷名稱：114年 - 11700 數位電子甲級工作項目 06：數位系統設計 51-103（2025/12/12 更新）#134862

年份：114年

科目：技檢◆數位電子-甲級

57. Verilog 語言中，執行此敘述$display("result=%b", 'xy==='xy)之結果為
(A)result=z
(B)result=x
(C)result=0
(D)result=1 。

正確答案：登入後查看