試題詳解

5 在邏輯電路中，輸出高至低的傳輸延遲（propagation delay）時間的定義為何？
(A)由高準位電壓下降至 50%的高準位電壓所需的時間
(B)由高準位電壓下降至 70%的高準位電壓所需的時間
(C)由90%的高準位電壓下降至 10%的高準位電壓所需的時間
(D)由 80%的高準位電壓下降至 20%的高準位電壓所需的時間