11 在 UNIX 系統上，下列關於掛載點（mount point）的敘述何者錯誤？ (A)掛載點可為一般檔案（regular file） (B)掛載點可為空目錄（empty directory） (C)掛載點可為非空目錄（non-empty directory） (D)一般作業系統可允許多個掛載點

11 在 UNIX 系統上，下列關於掛載點（mount point）的敘述何者錯誤？
(A)掛載點可為一般檔案（regular file）
(B)掛載點可為空目錄（empty directory）
(C)掛載點可為非空目錄（non-empty directory）
(D)一般作業系統可允許多個掛載點

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統計： A(73), B(87), C(44), D(39), E(0) #682765

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吳瑞萍

B1 · 2015/03/19

#1014249

重點是：掛載點一定是目錄，該目錄為進入該檔案系統的入口。

5 若欲使用 Verilog 語言合成（synthesize）出與下圖相同功能的電路，則下列各 Verilog 模組何者正確？ (A)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(B or C) Y = B & C; endmodule (B)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(posedge clock) Y = B & C; endmodule (C)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; wire Y;always @(posedge clock) X = A | B;always @(posedge clock) Y = B & C;endmodule (D)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A+B;always @(B or C) Y = B * C;endmodule D X Y A B C clock

11 在 UNIX 系統上，下列關於掛載點（mount point）的敘述何者錯誤？
(A)掛載點可為一般檔案（regular file）
(B)掛載點可為空目錄（empty directory）
(C)掛載點可為非空目錄（non-empty directory）
(D)一般作業系統可允許多個掛載點

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