15 下列何者不是作業系統所負責的工作項目？ (A)管理中央處理器（CPU）以求提高其使用率 (B)確認 CPU 的輸出是否正確 (C)分配記憶體給每個程序 (D)讓使用者可以容易地使用周邊設備

5 若欲使用 Verilog 語言合成（synthesize）出與下圖相同功能的電路，則下列各 Verilog 模組何者正確？ (A)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(B or C) Y = B & C; endmodule (B)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(posedge clock) Y = B & C; endmodule (C)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; wire Y;always @(posedge clock) X = A | B;always @(posedge clock) Y = B & C;endmodule (D)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A+B;always @(B or C) Y = B * C;endmodule D X Y A B C clock

15 下列何者不是作業系統所負責的工作項目？
(A)管理中央處理器（CPU）以求提高其使用率
(B)確認 CPU 的輸出是否正確
(C)分配記憶體給每個程序
(D)讓使用者可以容易地使用周邊設備

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