29 下列的 C++語言程式執行後輸出為何？ #include <iostream> #include <string> using namespace std;int main(){int a=0, b=0;string * s1=new string("test");string * s2=new string("test");if (s1==s2) a=a+2;if (*s1==*s2) b=b+2;count<<a<<" "<<b;(A)0 0 (B)0 2(C)2 0 (D)2 2

29 下列的 C++語言程式執行後輸出為何？

#include <iostream>

#include <string>

using namespace std;

int main()

{

int a=0, b=0;

string * s1=new string("test");

string * s2=new string("test");

if (s1==s2) a=a+2;

if (*s1==*s2) b=b+2;

count<<a<<" "<<b;

(A)0 0
(B)0 2
(C)2 0
(D)2 2

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B1 · 2020/07/07

#4122356

if(s1==s2) =>判斷這兩...

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Cy yi

2025/12/17

私人筆記#7646619

未解鎖

程式邏輯解析： s1 == s2： ...

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5 若欲使用 Verilog 語言合成（synthesize）出與下圖相同功能的電路，則下列各 Verilog 模組何者正確？ (A)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(B or C) Y = B & C; endmodule (B)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A | B;always @(posedge clock) Y = B & C; endmodule (C)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; wire Y;always @(posedge clock) X = A | B;always @(posedge clock) Y = B & C;endmodule (D)module TestCircuit (A, B, C, clock, X, Y);input A;input B;input C;input clock;output X;output Y;reg X; reg Y;always @(posedge clock) X <= A+B;always @(B or C) Y = B * C;endmodule D X Y A B C clock

29 下列的 C++語言程式執行後輸出為何？
#include <iostream>
#include <string>
using namespace std;
int main()
{
int a=0, b=0;
string * s1=new string("test");
string * s2=new string("test");
if (s1==s2) a=a+2;
if (s1==s2) b=b+2;
count<<a<<" "<<b;

(A)0 0
(B)0 2
(C)2 0
(D)2 2

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