47. 【圖 13】為一全加器(X 為和之輸出, Y 為進位輸出), 若 XOR 閘之傳遞延遲時間為 40 ns, 其它邏輯閘之傳遞延遲時 間為 10 ns, 試求輸出端 X 與 Y 之傳遞延遲時間分別為:

(A) 50 ns ； 60 ns
(B) 80 ns ； 50 ns
(C) 80 ns ； 60 ns
(D) 50 ns ； 50 ns

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