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98年 - 98 公務升官等考試_簡任_電子工程：高等電子電路學研究（包括類比與數位）#47669

科目：高等電子電路學 | 年份：98年 | 選擇題數：0 | 申論題數：13

試卷資訊

所屬科目：高等電子電路學

選擇題 (0)

申論題 (13)

⑴試說明 MOSFET 元件中造成通道長度調變（channel-length modulation）效應及基 底（body）效應的物理機制。（8 分）
⑵試繪出 MOSFET 元件之四端點（source, drain, gate, body）小信號等效電路模型， 此模型須包含⑴中的二種效應，並將元件內各寄生電容一併納入。（7 分）
⑶試將⑵中之小信號電路模型作適當之簡化，以求得MOSFET元件之單位增益頻寬 （fT）之表示式。（10 分）
⑴當輸入信號（設為一弦波）甚小及過大時，此放大器輸出波形皆會有失真（distortion） 現象，試分別解釋其原因。（10 分）
⑵忽略⑴中的失真現象，並設輸出信號v0(t)為一振幅為Vom之弦波，請計算此放大器 之效率（η），並以Vcc , Vom等參數表示之。（5 分）
⑶同⑵之狀況，試求消耗於QP及QN中之總平均功率（PD）。（以Vcc , Vom及RL表示 之）（5 分）
⑷此放大器於理想狀況時最大效率（ηmax）為何？當總平均消耗功率為最大（PD＝PD max） 時效率又是多少？（5 分）
⑴圖二①、②所示，為動態CMOS Latch電路（又稱為C2MOS）之二種可能之實現 方法，其中 φ 及 為二互為反相之時脈（clock）信號。此二電路何者之特性較佳？ 試解釋之。（10 分）
⑵試用⑴中特性較佳之 CMOS Latch 電路作為基本單元，建構一動態 D 型正反器（Flip- Flop）。（10 分） 
⑴試求當 MC 分別為“0”及“1”時，其除頻比。（7 分）
⑵“fin”為一週期性對稱方波時脈（clock）信號，試分別繪出當MC為“0”及“1”時， Q1, Q2, Q3之波形圖。（8 分） 
五、⑴試分別繪出一具有三個輸入端（A, B, C）之 CMOS 及 pseudo-NMOS NAND 閘電 路圖。（8 分）
⑵試比較以矽 VLSI 製程實現上述二種電路時之優、缺點。（7 分）