48. 如圖(三十一)所示CMOS數位邏輯電路，若邏輯1為高準位( +V_DD)，邏輯0為低準位(0 V)，當輸入A、B皆為邏輯1時，則有關各電晶體工作狀態，下列敘述何者正確？
(A) M₁、M₂ 為截止狀態， M₃、 M₄ 為導通狀態
(B)M₁、M₂為導通狀態，M₃、 M₄為截止狀態
(C) M₁、M₄ 為導通狀態，M₂ 、M₃為截止狀態
(D)M₁、M₄為截止狀態，M₂ 、M₃為導通狀態

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