題組內容

五、一個 CMOS 邏輯電路，操作的 V_DD=2.5 V，靜態功率消耗接近零。為了降低動態功率消耗，降低 V_DD 至 1.8 V。假若電路充放負載電容的電流與 V_DD 成正比。

⑵邏輯電路的延遲與功率乘積（delay-power product）又會如何改變？（10 分）