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積體電路技術
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110年 - 110 高等考試_二級_電子工程：積體電路技術#101920
> 申論題
題組內容
二、
(二)試說明兩種可預防發生 CMOS 閂鎖效應之製程設計。（10 分）
相關申論題
(一)試以數學表示式定義「等效氧化層厚度」（EOT, equivalent oxide thickness）。（10 分）
#427806
(二)假設氧化鋁的厚度為 20 nm、相對介電常數 εr = 9，試求其等效氧化層 厚度（EOT）為？（10 分）
#427807
(一)試繪圖說明何謂 CMOS 閂鎖（latch-up）效應。（10 分）
#427808
(一)通道長度（L）
#427810
(二)汲-源極電壓（）
#427811
(三)施體或受體摻雜濃度（ND 或 NA）
#427812
(四)閘極電容（CG）
#427813
(五)功率（P）
#427814
(一)試指出濕式蝕刻（wet etching）係具備等向性（isotropic）或非等向性 （anisotropic）蝕刻特性。（5 分）
#427815
(二)請列舉三項控制濕式蝕刻速率之因素。（15 分）
#427816
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