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積體電路技術
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114年 - 114 高等考試_二級_電子工程:積體電路技術#131604
> 申論題
題組內容
二、於 CMOS 積體電路製作過程,電晶體的閘極介電層中或多或少會存在移 動性離子電荷 Qm,請詳述:
(三)降低 Qm 的方法(5 分)
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#554243
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#554244
(五)就選擇比(selectivity)與蝕刻輪廓(etch profile)兩面向,比較濕蝕刻 (wet etching)與乾蝕刻(dry etching)的優缺點
#554245
(一) Qm 的來源(5 分)
#554246
(二) Qm 對元件特性或積體電路可靠性的影響(5 分)
#554247
(四)如何使用 BTS(bias-temperature stress)測試估算 Qm 的量(10 分)
#554249
(一)在其他製程條件不變下,僅增加氧化時間,使氧化層厚度增加
#554250
(二)在其他製程條件不變下,僅增加 nMOSFET 之 -adjust(臨界電壓調 整)之 p 型離子佈植的濃度
#554251
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