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積體電路技術
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108年 - 108 公務升官等考試_簡任_電子工程:積體電路技術研究#80464
> 申論題
四、請分別說明電子遷移現象(Electromigration)和交談現象(Crosstalk) 如何影響電路佈局(layout)之考量?(20 分)
相關申論題
一、使用深次微米積體電路製程所製造出的電晶體有不可忽略的漏電流 (leakage current)效應,請問一個標準 CMOS 邏輯閘的輸出邏輯值, 是否會受到漏電流的影響?請說明理由。(20 分)
#327813
二、將多個功能不同的晶片,整合成一個系統單晶片(System-on-a-chip, SOC)再封裝成一個積體電路(IC),相較於使用印刷電路板整合多顆積 體電路,請說明其優點為何?(20 分)
#327814
三、請說明nMOS電晶體的基底(Body)在正常工作下為何需要接地(GND)? (20 分)
#327815
五、請說明一個標準 CMOS 反相器,當其工作電壓下降成原來的一半時,會 對其動態功率消耗(Dynamic power consumption)造成何影響?又當此 反相器的負載電容加大成原來的兩倍時,又會對其動態功率消耗造成何 影響?(20 分)
#327817
四、假設均使用正光阻製程,欲製作如圖所示之積體電路元件。則在盡可能使用最少光罩數目的情況下,設計所有需要的光罩示意圖(以斜線表示光罩上不透光區域,以空白表示透光區域)。並搭配所設計的光罩,由 p-Si 基底開始,依照製程順序列出所有必要的製程步驟,並加以說明。
#554255
(五)由於清洗製程不完全,導致氧化層產生多餘的不明負電荷
#554254
(四)在製造過程中發生硼穿透(boron penetration)至氧化層中
#554253
(三)在其他製程條件不變下,將 nMOSFET 的閘極由 poly-Si 換成 poly-Si,以及將 pMOSFET 的閘極由 poly-Si 換成 poly-Si
#554252
(二)在其他製程條件不變下,僅增加 nMOSFET 之 -adjust(臨界電壓調 整)之 p 型離子佈植的濃度
#554251
(一)在其他製程條件不變下,僅增加氧化時間,使氧化層厚度增加
#554250
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