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103年 - 103 高等考試_二級_電子工程：積體電路技術#43082

科目：積體電路技術 | 年份：103年 | 選擇題數：0 | 申論題數：14

試卷資訊

所屬科目：積體電路技術

選擇題 (0)

申論題 (14)

⑴此合金膜為 1 μm 厚時，其片電阻（sheet resistance）為何？
⑵將此合金膜製成一 500 μm 長，10 μm 寬的線時，其電阻（resistance）為何？
⑶若將⑵所示之合金膜製成兩條平行線，並間隔以 1 μm 寬的 SiO2（SiO2 的相對介 電係數(relative permittivity)為 3.9，真空中介電常數為 8.854 × 10-14 F/cm），則其 對應之電容值（capacitance）為何？
⑷上述 500 μm 長之合金線對應之 RC 時間常數（RC time constant）為何？
⑴在製作 Al-2％Cu 的薄膜時，應以使用 sputtering 技術或 evaporation 技術為佳？說 明你的理由。
⑵試說明何謂「離子通道效應」（ion channeling effect）及其如何影響接面深度 （junction depth）的製作？
⑶試說明在投影式的光學蝕刻術（projection optical lithography）中，為何最小鑑別 度（minimum resolution）和焦距深度（depth of focus）這兩個需求無法藉由使用 較短波長的光子而同時得到最佳化？
⑷試說明濕式蝕刻（wet-etch）與乾式蝕刻（dry-etch）之優缺點各為何？ （每小題 5 分，共 20 分）
⑴請列出沿著入射方向植入之雜質離子的高斯分佈函數式為何？並說明各符號的意 義（列式即可，不用推導）。
⑵設入射硼離子的平均投影範圍（projected range，Rp）為 1.756 μm，而投射游走 （projected straggle，ΔRp）為 0.1364 μm，試計算圖一中接面深度（junction depth） xj1 與 xj2 各為何？
⑴計算此氧化製程之線性氧化常數 B/A（linear oxidation constant）和拋物線氧化常 數 B（parabolic oxidation constant）各為何？並列出其單位。
⑵依據⑴之結果試說明氧化過程的機制為何？
⑴試繪出此 DRAM 結構的剖面圖（cross-sectional view）。
⑵欲完成上述 DRAM 之製作至少需要幾道光罩（mask）？請按製程流程（process sequence），寫下光罩層的名稱與其目的。 Al electrode for capacitor Al Al Gate Field Oxide n＋ n＋ Gate oxide p-type Si 圖二